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Refer to the Xilinx Zynq UltraScale+ datasheet DS925 for more information on whether the specific package of the Zynq UltraScale+ MPSoC supports the maximum data transmission rate of 2400 MByte/s.
Programmable PLL Clock Generator
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Document Change History
| Date | Revision | Contributors | Description | ||||||||||||||||||||||||||
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2022-09-13 | v.41 | Vadim Yunitski |
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| 2021-09-07 | V.39 | John Hartfiel |
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| 2021-05-17 | v.37 | John Hartfiel |
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| 2021-03-11 | v.35 | Antti Lukats |
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2019-01-27 | v.30 | Martin Rohrmüller |
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2018-11-20 | v.29 | John Hartfiel |
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2018-08-27 | v.27 | John Hartfiel |
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2028-06-28 | v.26 | John Hartfiel |
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2017-11-13 | v.24 | Ali Naseri |
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2017-11-13 | John Hartfiel |
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| 2017-10-20 | v.21 | Ali Naseri |
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| 2017-08-28 | v.15 | John Hartfiel |
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| 2017-08-28 | v.14 | Jan Kumann |
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| 2017-08-15 | v.12 | Vitali Tsiukala | Changed signals count in the B2B connectors table | ||||||||||||||||||||||||||
| 2017-08-15 | v.11 | John Hartfiel, Ali Naseri |
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| 2017-02-06 | v.1 | Jan Kumann | Initial document |
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